Описано створену програмно-апаратну реалізацію цифрового пристрою фазового автоматичного підстроювання частоти (ЦФАПЧ). Досліджено процес схоплення частоти гармонічного коливання. Наведено графіки ключових сигналів пристрою ЦФАПЧ і здійснено їх порівняння з результатами дослідження імітаційної моделі ЦФАПЧ.
1. Best R. E. (2003), Phase-locked loops: design, simulation, and applications (professional engineering)., 5th ed., New York, McGraw-Hill Companies Inc. — 436 p. 2. Klinefelter A. (2010), “A Fast- Locking, Sub-Threshold ADPLL Clock Synthesizer for Wireless Sensor Applications”, University of Virginia, available at: http://venividiwiki.ee.virginia.edu/mediawiki/images/1/1a/Alicia_finalPa....,(accessed 5 April 2016). 3. Parmar K. (2014), “All Digital Phase Locked Loop design for different applications: A Review”, IJIRT, Volume 1 Issue 8, pp. 96–99. 4. Silicon Laboratories, “Introduction to FPGA-based ADPLLs” (2011), Silicon Laboratories web-site, available at: https://www.silabs.com/Support%20Documents/TechnicalDocs/AN575.pdf.,(accessed 5 April 2016). 5. STMicroelectronics (2015), “Reference manual STM32F405xx/07xx, STM32F415xx/17xx, STM32F42xxx and STM32F43xxx advanced ARM-based 32-bit MCUs”, available at: http://www.st.com/content/ccc/resource/technical/document/reference_manu...., (accessed 1 May 2016). 6. Теория и практика цифровой обработки сигналов, “Цифровой контур ФАПЧ (digital PLL) и его свойства”, available at: www.dsplib.ru/content/dpll/dpll.html., (accessed 15 April 2016).