Пропонується алгоритмічна та програмна реалізація ієрархічної декомпозиції електронних схем високих розмірностей, що забезпечує можливість поділу схем на довільну кількість фрагментів з мінімізацією кількості зв’язків між ними.
An efficient software for hierarchical decomposition of large-scale electronic circuits is proposed. Algorithm provides division of electronic circuits onto desirable number of partitions with minimization the number of common nets.
- Базилевич Р.П. Решение задач разбиения методом параллельного свертывания / Базилевич Р.П., Ткаченко С.П. // Каунасский политехнический институт им. Антанаса Снечкуса: Вычислительная техника. – Каунас, 1975. – 295 с.
- Bazylevych R.P., Melnyk R.A. and Rybak O.G. Circuit Partitioning for FPGAs by the Optimal Circuit Reduction Method // VLSI DESIGN, OPA (Overseas Publishers Association) N.V., 2000.
- Базилевич Р.П. Декомпозиционные и топологические методы автоматизированного конструирования электронных устройств. – Львів: Вища школа, 1981. – 168 с.
- Базилевич Р., Влах М., Пелих Н. Особливості опрацювання даних для ієрархічної кластеризації складних схем // Вісник Нац. ун-ту «Львівська політехніка» № 672. – Львів, 2010. – С. 215–219 c.
- Alpert C.J. The ISPD98 circuit benchmark suite. / Alpert C.J. // IBM Austin Research Laboratory: Austin TX 78758. – Monterey, CA USA, 1998.
- Базилевич Р., Влах М., Пелих Н. Вимушена кластеризація електричних схем з використанням швидкого алгоритму згортки ланцюгами // Вісник Нац. ун-ту «Львівська політехніка» № 686. – Львів, 2010. – С.77-80.