Розроблено нові конструктивні алгоритми пакування програмованих логічних матриць на основі методу оптимального згортаня схеми. Експерименти підтвердили ефективність запропонованого підходу, як з точки якості отриманих розв’язків так і обчислювальних затрат.
1. Базилевич Р.П. Декомпозионные и топологические методы автоматизованого проектирования электронних устройств. Львів, 1981. 2. Ober U., Glesner M. Multiway netlist partitioning onto FPGA-based board architectures. Proc. European Design Automation Conference with EURO-VHDL (EURO-DAC’95), 1995. Рp.150-155. 3. Kuznar R., Brglez F., Kozminski K. Cost minimization of partitioning into multiple devices. IEEE/ACM 30th Design Automation Conference, 1993.5. Nan-Chi Chou, Lung-Rtien Liu, Chung-Kuan Cheng, Wei-Jin Dai, Rodney Lindelof. Local Ration Cut and Set Covering Partitioning for Huge Logic Emulation System. IEEE Trans. On CAD of Integrated Circuit and System, vol.14, No.9, Sept.1995, pp:1085- 1092. 6. Базилевич Р.П., Рибак О.Г. Оптимізація пакування програмованих логічних мат- риць на основі оптимального згортання схем. В цьому віснику