1. SCSIT
  2. Всі випуски
  3. Випуск 686, 2010
  4. Вимушена кластеризація електричних схем з використанням швидкого алгоритму згортки ланцюгами

Вимушена кластеризація електричних схем з використанням швидкого алгоритму згортки ланцюгами

SCSIT.
2010;
Випуск 686
: cc. 77 - 80
Authors: 

Р.П. Базилевич, М. Влах, Н. Пелих

Національний університет «Львівська політехніка», кафедра програмного забезпечення

Пропонується алгоритм кластеризації, призначений для прискорення процесу формування дерева згортки електричних схем високої розмірності.

Algorithm for clustering designed for acceleration of reduction tree forming process for electronic circuits is described.

ієрархічна кластеризація
метод оптимального згортання схеми
алгоритм згортки ланцюгами
  1. Базилевич Р.П. Декомпозиционные и топологические методы автоматизированного коструирования электронных устройств. – Львів: Вища школа, 1981. – 168 с.
  2. Bazylevych R. The Optimal Circuit Reduction Method as an Effective Tool to Solve Large and Very Large Size Intractable Combinatorial VLSI Physical Design Problems // 10th NASA Symposium on VLSI Design, 2002.
  3. Bazylevych R.P., Melnyk R.A. and Rybak O.G. Circuit Partitioning for FPGAs by the Optimal Circuit Reduction Method // VLSI DESIGN, OPA (Overseas Publishers Association) N.V. 2000.
  4. Базилевич Р., Влах М., Пелих Н. Особливості опрацювання даних для ієрархічної кластеризації складних схем.
  5. Charles J. Alpert. THE ISPD98 CIRCUIT BENCHMARK SUITE». – IBM Austin Research Laboratory.