AVR

Запропоновано структуру даних та механізми їхнього оброблення для забезпечення функціонування мультимайстерного режиму I²C-інтерфейсу мікроконтролерів AVR.

In this paper, the authors have proposed the data structure and mechanisms for their processing that ensure multi-master mode of I²C-interface of AVR microcontroller.

Виконано порівняльну оцінку продуктивності та розміру коду для криптогра- фічних функцій гешування SHA-3 та ГОСТ Р 34.11-2012 у разі їх реалізації на 8-бітних мікроконтролерах родини AVR та 32-бітних мікроконтролерах з ядрами ARM Cortex M0/M0+/M3/M4.