Розроблено нові ітераційні алгоритми оптимізації пакування програ- мованих логічних матриць. Оптимізація реалізується на основі парного групового обміну елементів та кластерів довільних розмірів, виділених методом оптимального згортання. Експерименти підтвердили ефективність запропонованого підходу.
1. Базилевич Р.П. Декомпозиційні та топологічні методи автоматизованого проек- тування електронних пристроїв. Львів, 1981. 2. Ober U., Glesner M. Multiway netlist partitioning onto FPGA-based board architecture. Proc. European Design Automation Conference with EURO-VHDL (EURO-DAC’95), 1995, pp.150-155. 3. Kuznar R., Brglez F., Kozminski K. Cost minimization of partitioning into multiple devices. IEEE/ACM 30th Design Automation Conference, 1993. 4. Nan-Chi Chou, Lung-Rtien Liu, Chung-Kuan Cheng, Wei-Jin Dai, Rodney Lindelof. Local Ration Cut and Set Covering Partitioning for Huge Logic Emulation System. IEEE Trans. On CAD of Integrated Circuit and System, vol.14, no.9, Sept.1995, pp1085- 1092. 5. Базилевич Р.П., Рибак О.Г. Алгоритм початкового пакування на основі оптимального згортання схеми. В цьому віснику.