ПЛІС

This paper provides an analysis of the system characteristics and functional capabilities of various types of adders for the high-speed component construction of arithmetic and logical devices in modern superscalar processors. The main features of parallel prefix adders (Sklansky, Brent Kung, Kogge Stone, Ladner Fisher, Han Carlson) and tree-like structures based on incomplete binary adders have been determined in this study. The structures of typical and improved incomplete binary adders have been shown and their complexity characteristics have been calculated as well.

In this paper, we analyse division algorithms for use on chips and propose the implementation of an optimal divider for these chips. By “optimal”, we refer to an algorithm that meets the following criteria: space efficiency – which involves minimizing resource utilization on the IC’s die area; speed efficiency – the algorithm's processing time (measured in n clock cycles); power efficiency – power consumption of the divider; implementation time – time for implementation of the algorithm using HDL.

Запропоновано нову хмарну модель обчислень — ПЛІС як послуга, що покликана забезпечити масове використання ПЛІС для організації високопродуктивних обчислень.

New cloud computing model — FPGA as a Service is offered, that called to provide more mass use of FPGA for high-performance computing.

The goal of the publication is to test the random codes generator of the built-in crypto-protection system

Сформовано вимоги, вибрано метод і розглянуто основні етапи розроблення мобільних засобів нейроподібного криптографічного шифрування та дешифрування даних у реальному часі. Показано, що розроблення мобільних засобів нейроподібного криптографічного шифрування та дешифрування даних у реальному часі з високою ефективністю використання обладнання зво- диться до мінімізації апаратних затрат із забезпеченням множини вимог, характеристик і обме- жень.

A hardware implementation of pseudo-random bit generator based on FPGA chips, which use the principle of reconfigurability that allows the modernization of their algorithms and on-line replacement of the internal structure (reconfiguration) in the process of functioning have been considered in the paper. Available DSP blocks embedded into the structure of FPGA chips allow efficient hardware implementation of the pseudorandom bit generator through the implementation of the basic operations of multiplication with accumulation on the gate level.

The multi-pattern matching is a fundamental technique found in applications like a network intrusion detection system, anti-virus, anti-worms and other signature- based information security tools. Due to rising traffic rates, increasing number and sophistication of attacks and the collapse of Moore’s law, traditional software solutions can no longer keep up. Therefore, hardware approaches are frequently being used by developers to accelerate pattern matching.

Розглянуто особливості побудови пристроїв для стиснення зображень без втрат. Дослідження особливостей побудови дозволяє зрозуміти принципи роботи цих пристроїв та методи стиску, які покладено в основу їх роботи. Як способи стиснення зображень без втрат обрано метод JPEG-LS та стандарт CCSDS121.0-B-2. Розглянуто реалізації цих методів з різними типами архітектур на сучасних ПЛІС. Порівняно результати реалізати розглянутих вузлів на ПЛІС.

Розглянуто особливості побудови пристроїв для стиснення монохромних зображень без втрат методом JPEG-LS на сучасних ПЛІС. Апробовано можливості пакета Vivado (ф. Xilinx) з перетворення опису алгоритму JPEG-LS мовою C на VHDL-описи, придатні для імплементації в ПЛІС. Визначено конструкції мови C, які не можуть оброблятися вказаними засобами, та можливі способи обходу таких конструкцій.

Розглянуто особливості побудови пристроїв для стиснення монохромних зображень без втрат методом JPEG-LS на сучасних ПЛІС. Детально описано алгоритм стиснення JPEG-LS, його програмну реалізацію мовою C та її часові характеристики.