Internet Information Retrieval, Parallel Sorting, and Rank-Order Filtering Based on Dynamical Neural Circuits of Maximal Value Signal Identification Among Discrete-Time Signals

2014;
: pp. 10 – 15
Authors: 
Tymoshchuk P.

Lviv Polytechnic National University, CAD Department

The design of mathematical models and corresponding functional block-diagrams of discrete-time neural networks for Internet information retrieval, parallel sorting, and rankorder filtering is proposed. The networks are based on the discrete-time dynamical K-winnerstake-all (KWTA) neural circuits which can identify the K largest from N input signals, where 1£ < K N is a positive integer. Implementation prospects of the networks in an up-to date digital hardware are outlined. In contrast to other comparable analogs, the networks are expected to combine such properties as high precision, speed and reliability of signal processing, low computational and hardware implementation complexity.

1. Majani E., Erlanson R. and Abu-Mostafa Y. On the k-winners-take-all network, In Advances in Neural Information Processing Systems. – Vol. 1, D. S. Touretzky, Ed. San Mateo, CA : Morgan Kaufmann, 1989. – Р. 634–642. 2. Тимощук П. В. Аналогова нейронна схема ідентифікації К мак- симальних сигналів // Комп’ютерні системи проектування. Теорія і практика. – 2008. – № 626. – C. 3–10 (Вісн. Нац. ун-ту “Львівська політехніка”). 3. Тимощук П. В. Модель аналогової нейронної схеми ідентифікації найбільших сигналів // Комп’ютерні системи та мережі. – 2012. – № 745.– С. 180–185. (Вісн. Нац. ун-ту “Львівська політехніка”). 4. Тимощук П. Аналогова структурно-функціональна нейронна схема визначення максимальних сигналів // Комп'ютерні науки та інформаційні технології. – 2012. – № 744. – С. 10–17. (Вісн. Нац. ун-ту “Львівська політехніка”). 5. R. P. Lippmann, “An introduction to computing with neural nets,” IEEE Acoustics, Speech and Signal Processing Magazine. – Vol. 3, no. 4. – Р. 4–22, Apr. 1987. 6. Тимощук П. В., Ло- бур М. В. Глобально стійка аналогова нейронна схема ідентифікації максимальних сигналів // Комп’ютерні системи проектування. Теорія і практика. – 2005. – № 548. – C. 3–11 (Вісн. Нац. ун-ту “Львівська політехніка”). 7. Тимощук П. В. Глобально стійка аналогова WTA нейронна схема обробки N сигналів // Комп’ютерні системи проектування. Теорія і практика. – 2006. – № 564. – C. 3–10 (Вісн. Нац. ун-ту “Львівська політехніка”). 8. Wang J. Analysis and design of a k-winnerstake-all model with a single state variable and the Heaviside step activation function, IEEE Trans. Neural Networks. – Vol. 21, no. 9. – Р. 1496-1506, Sept. 2010. 9. Z. Guo and J. Wang, “Information retrieval from large data sets via multiple-winners-take-all”, in Proc. ISCAS, Rio De Janeiro, 2011. – Р. 2669–2672. 10. Knuth D. E. The Art of Computer Programming. Reading, MA: Addison-Wesley, 1985. 11. Wang J. “Analysis and design of an analog sorting network”, IEEE Trans. Neural Networks. – Vol. 6, no. 4. – Р. 962–971, Jul. 1995. 12. Kwon T. M. and Zervakis M. “KWTA networks and their applications”. Multidimensional Syst. and Signal Processing. – Vol. 6. – Р. 333–346, Apr. 1995. 13. A. Cichocki and R. Unbehauen, Neural Networks for Optimization and Signal Processing (New York: John Wiley and Sons, 1993). 14. Тимощук П. Математична модель нейронної схеми типу “KWinners-Take-All” обробки дискретизованих сигналів // Комп’ютерні системи проектування. Теорія і практика. – 2010. – № 685. – C. 45–50 (Вісн. Нац. ун-ту “Львівська політехніка”). 15. A. Muthuramalingam, S. Himavathi and E. Srinivasan, “Neural network implementation using FPGA: issues and application”, International Journal of Information Technology. – Vol. 4, no 2, 2008. – Р. 95–101. 16. M. Krips, T. Lammert and A. Kummert, “FPGA implementation of a neural network for a real-time hand tracking system”, Proceedings of the 1st IEEE International Workshop on Electronic Design, Test and Applications, vol. 29-31, 2002. – Р. 313–317. 17. U. Cilingiroglu and T. L. E. Dake, “Rank-order filter design with a sampled-analog multiple-winners-take-all core,” IEEE J. Solid-State Circuits. – Vol. 37, no. 2. – Р. 978–984, Aug. 2002. 18. C. Chakrabarti, “Sorting network based architectures for median filters,” IEEE Trans. Circuits Systems II. – Vol. 40, no. 11. – Р. 723–727, Nov. 1993. 19. C. Chakrabarti and L. – Y. Wang, “Novel sorting network-based architecture for rank order filters,” IEEE Trans. VLSI Systems. – Vol. 2, no. 4. – Р. 502–507, Dec. 1994. 20. L. E. Lucke and K. K. Parhi, “Parallel processing architectures for rank order and stack filters,” IEEE Trans. Signal Processing. – Vol. 42, no. 5, . – Р. 1178–1189, May 1994.