Пропонується гнучкий і універсальний підхід для опису електричних схем та дерева згортання, за яким можна оптимізувати виконання ключових етапів ієрархічної кластеризації.
A flexible and universal approach for presentation of electric circuits and reduction tree, which can optimizes the performance of key stages of hierarchical clustering is proposed.
- Charles J. Alpert. The ISPD98 circuit benchmark suite, IBM Austin Research Laboratory.
- Bazylevych R.P., Melnyk R.A., Rybak O.G.Circuit Partitioning for FPGAs by the Optimal Circuit Reduction Method, Vlsi Design, OPA (Overseas Publishers Association) N.V., 2000.
- Базилевич Р.П. Декомпозиционные и топологические методы автоматизированного коструирования электронных устройств. – Львів: Вища школа, 1981. – 168 с.
- Bazylevych R. The Optimal Circuit Reduction Method as an Effective Tool to Solve Large and Very Large Size Intractable Combinatorial VLSI Physical Design Problems. – 10th NASA Symposium on VLSI Design, 2002.